- Dieser Engpass liegt nicht an einem Mangel an Silizium, sondern an fehlenden Kapazitäten für fortschrittliches Packaging, das zum Verbinden von Silizium verwendet wird und für die Chipmontage entscheidend ist
- TSMC-Vorsitzender Mark Liu sagte, dass das Unternehmen nur etwa 80 % der Nachfrage nach seiner Packaging-Technologie „Chip-on-Wafer-on-Substrate (CoWoS)“ decken könne
- Die CoWoS-Packaging-Technologie wird bei den derzeit fortschrittlichsten Chips am Markt eingesetzt, insbesondere bei Chips, die auf High Bandwidth Memory (HBM) angewiesen sind und sich ideal für AI-Workloads eignen
- Der Engpass betrifft Nvidias High-End-GPUs A100 und H100 sowie AMDs kommende Beschleuniger der Instinct-MI300-Serie, die die CoWoS-Packaging-Technologie verwenden
- TSMC hat kürzlich Pläne angekündigt, die Kapazitäten für fortschrittliches Packaging in Taiwan mit einer Anlage im Wert von 3 Milliarden US-Dollar auszubauen
- Sobald die zusätzlich geschaffenen CoWoS-Kapazitäten in Betrieb gehen, dürfte sich der Chipmangel entspannen; dies wird voraussichtlich in etwa anderthalb Jahren der Fall sein
- Samsung verwendet andere Packaging-Technologien, darunter I-Cube und H-Cube für 2.5D-Packaging sowie X-Cube für 3D-Packaging
- Intel bündelt ebenfalls mehrere Chiplets in seinen Ponte-Vecchio-GPU-Max-Karten, ist dabei jedoch nicht auf CoWoS-Technologie angewiesen
- Chipzilla hat für 2.5D eine eigene fortschrittliche Packaging-Technologie namens embedded multi-die interconnect bridge (EMIB) entwickelt
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