- Sam Zeloof, der im letzten Jahr der High School durch den Bau des Z1-Chips in der Garage seines Hauses bekannt wurde, stellte im dritten Studienjahr die Z2 vor.
- Der Z2-Chip ist eine selbstgefertigte, auf einem Polysilizium-Gate basierende integrierte Schaltung mit etwa 100 Transistoren und stellt Hochleistungs-Silizium dar, das mit Haushaltsausrüstung umgesetzt wurde.
- Im Vergleich zum Vorgänger Z1-Chip (6 Transistoren, Metall-Gate) senkt der eingesetzte 10µm-Polysilizium-Gate-Verfahren die Schwellspannung (Vth) auf 1.1V und stellt 2.5V~3.3V-Logikkompatibilität sicher.
- Die NMOS-Transistoreigenschaften liegen bei Anstiegs-/Abfallzeit unter 10 ns, Leckstrom 932 pA und einem On/Off-Verhältnis von 4.3×10⁶; dadurch wird trotz verunreinigter Chemikalien und nicht sauberer Umgebung gute Leistung erreicht.
- Durch den Einsatz von Photolack als Isolationsschicht und die Bearbeitung der Polysiliziumschicht von werkseitig ausgelieferten Wafern werden teure und gefährliche Prozesse vermieden, sodass die Fertigung mit minimaler Ausrüstung und Chemikalien möglich ist.
- Das Projekt beweist die Realisierbarkeit der DIY-Halbleiterfertigung und schafft die Basis für den weiteren Ausbau hin zu komplexen digitalen und analogen Schaltkreisen.
Z2-Chip-Übersicht
- Z2 ist ein experimenteller IC, der aus einem 10×10-Transistor-Array besteht und als Teststruktur für Prozesscharakterisierung und -optimierung dient.
- Auf demselben Siliziumwafer wurden etwa 1.200 Transistoren gefertigt.
- Basierend auf derselben 10µm-Polysilizium-Gate-Technologie wie Intel 4004 (2,200 Transistoren).
- Gegenüber Z1 (6 Transistoren, Metall-Gate) wurden Transistorzahl und Leistung deutlich verbessert.
- Für Z1 war wegen der hohen Schwellspannung (>10V) ein Betrieb mit zwei 9V-Batterien nötig, während Z2 niederohneingespeist werden kann.
Umstellung auf den Polysilizium-Gate-Prozess
- Um die Beschränkungen des bisherigen Aluminium-Gate-Prozesses zu überwinden, wurde auf Polysilizium-Gate umgestellt.
- Die selbst ausgerichtete Gate-Struktur (self-aligned gate) reduziert die Überlappungskapazität.
- Schwellspannung 1.1V, Vgs max 8V, Cgs <0.9pF, Anstiegs-/Abfallzeit <10ns.
- Leckstrom 932pA (Vds = 2.5V) liegt auf einem sehr niedrigen Niveau und steigt unter Beleuchtung etwa um den Faktor 100.
- Auch in verunreinigter Chemie und unsauberen Umgebungen werden gute Transistoreigenschaften erzielt.
Chip-Design und -Struktur
- Die Chipgröße beträgt 2.4mm², etwa ein Viertel der vorherigen IC.
- Das Layout wurde mit Photoshop entworfen; durch die einfache Struktur ist die Fertigung unkompliziert.
- Zehn Transistoren teilen sich ein gemeinsames Gate.
- Jede Zeile ist in Reihe geschaltet und bildet eine NAND-Flash-ähnliche Struktur.
- Großflächige Pads wurden für leichteres Probing ausgelegt.
- Von den 15 gefertigten Chips funktionieren mindestens 1 vollständig und 2 zu etwa 80 %.
- Die Hauptfehler sind Kurzschlüsse zwischen Drain/Source durch das Bulk; Gate-Leckage ist selten.
Überarbeiteter DIY-Polysilizium-Prozess
- Ohne Silan (SiH₄)-Gas wurde auf hochtemperaturbasierte Diffusionsdotierung umgestellt.
- Es werden Fabrikwafer mit bereits abgeschiedenem Polysilizium gekauft und direkt patterning durchgeführt.
- Als Alternative wird auch amorphes Silizium mit Laserannealing erwähnt.
- Verwendete Chemikalien: Wasser, Alkohol, Aceton, Phosphorsäure, Photolack, KOH-Entwickler, n-Typ-Dotierstoff (P509), HF (1%) oder CF₄/CHF₃ RIE, HNO₃ oder SF₆ RIE.
- Verwendete Ausrüstung: Heißplatte, Rohr-/Tubenfurnace, Lithografiegerät, Mikroskop, Vakuumkammer für Metallabscheidung.
Verfahrensdetails und Querschnittsstruktur
- Eingesetzte Wafer enthalten 10nm Gate-Oxidschicht und 300nm Polysilizium-Schicht.
- Über eBay wurden 25 Stück 200mm-Wafer für 45 USD erworben.
- Durch die hochqualitative Oxidschicht kann ein starkes Säure-Reinigungsverfahren mit Schwefelsäure entfallen.
- Photolack als 1µm-Isolationsschicht ersetzt das Feldoxid.
- Durch Aushärtung bei 250 °C bildet sie eine dauerhafte Isolierschicht und kann CVD SiO₂ ersetzen.
- Spin-on-Glass (Sol-Gel) wird ebenfalls als Ersatzmaterial genannt.
- Oxidätzung wird mit einer HF-Lösung auf Rostentferner-Basis oder RIE durchgeführt.
Herstellungsergebnisse und Ausblick
- Mit SEM-Querschnittsbildern wird die NMOS-Struktur bestätigt.
- Polysilizium dient als Dotiermaske, während hartgebackener Photolack als Feldisolator genutzt wird.
- Dadurch entsteht eine Stufenstruktur.
- Der Prozess ist nicht CMOS-kompatibel, ist aber vorteilhaft hinsichtlich geringer Geräteanzahl und Sicherheit.
- Künftig ist der Aufbau eines automatisierten Testsystems sowie die Erweiterung zu komplexeren Schaltkreisdesigns vorgesehen.
Community-Reaktionen
- Viele Kommentare bewerten das als „Erstaunliche Leistung“ und „Möglichkeit für DIY-Halbleiter“.
- Einige schlagen Verbesserungen wie den Einsatz von SOI-Wafern und DVD-R-basierter Photolithografie vor.
- Zahlreiche Nachfolgevorschläge wie die Entwicklung von Z3 und Transistoranwendungen für Audio wurden eingebracht.
- Insgesamt wird es als ein starkes Beispiel für eine Halbleiterherstellung auf individueller Ebene gesehen und erhält große Aufmerksamkeit und Anerkennung.
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