Intel, Samsung und TSMC demonstrieren 3D-gestapelte Transistoren
(spectrum.ieee.org)- Intel, Samsung und TSMC haben auf dem IEEE International Electron Devices Meeting den Fortschritt bei CFET vorgestellt und damit die nächste Roadmap-Stufe konkretisiert, bei der zwei Transistoren für CMOS-Logik in einer Struktur gestapelt werden
- CFET stapelt die Nanosheet-(gate-all-around)-Struktur nach FinFET noch höher und integriert nFET und pFET übereinander; bis zur Kommerzialisierung werden voraussichtlich noch 7 bis 10 Jahre vergehen
- Intel realisierte einen CMOS-Inverter auf einem einzelnen Fin und reduzierte mit backside power delivery die Verdrahtungsdichte, indem der untere Transistor von der Siliziumunterseite kontaktiert wird; erreicht wurden 60 nm Contacted Poly Pitch
- Samsung zeigte bei Einzelsubstanzen 48 nm und 45 nm CPP und verbesserte die Isolation von Source und Drain in gestapelten pFET- und nFET-Bauteilen, indem nasses Ätzen durch trockenes Ätzen ersetzt wurde; dadurch stieg die Ausbeute guter Chips um 80 %
- TSMC erreichte ebenfalls einen industriell relevanten 48-nm-Pitch und nutzt eine SiGe-Schicht mit hohem Germaniumanteil, um die Isolationsschicht zwischen oberem und unterem Bauteil früher im Prozess zu erzeugen
Die nächste Transistorstruktur, auf die CFET zielt
- Alle drei führenden Chiphersteller haben CFET demonstriert, wodurch die Vorstellung künftiger Prozessoren mit nahezu verdoppelter Transistordichte konkretere Formen annimmt
- CFET steht für complementary field-effect transistor und bezeichnet einen Ansatz, bei dem die beiden für CMOS-Logik nötigen Transistortypen in einer einzigen Struktur gestapelt werden
- Die Chipindustrie wechselt derzeit vom seit 2011 genutzten FinFET zu Nanosheets, also Gate-all-around-Transistoren
- Beim FinFET steuert das Gate den Stromfluss durch einen vertikalen Silizium-Fin
- Bei Nanosheet-Bauteilen wird der Fin in mehrere Bänder geschnitten, die jeweils vom Gate umschlossen werden
- CFET bildet einen höheren Bandstapel; die eine Hälfte wird für ein Bauteil, die andere Hälfte für das zweite genutzt
- Wie Intel-Ingenieure im Dezember 2022 in IEEE Spectrum erläuterten, werden bei CFET nFET und pFET in einem integrierten Prozess übereinander gefertigt
- Fachleute rechnen erst in 7 bis 10 Jahren mit kommerziellen CFET-Produkten, und bis dahin bleibt noch viel zu tun
Intel: Inverter und weniger Verdrahtungsstau
- Intel hat von den drei Unternehmen als Erstes CFET demonstriert und bereits 2020 auf der IEDM eine frühe Version vorgestellt
- Diesmal lag der Fokus auf Verbesserungen rund um den Inverter, die einfachste Schaltung, die CFET erzeugen kann
- Ein CMOS-Inverter legt dieselbe Eingangsspannung an die Gates der beiden Bauteile im Stapel an und gibt den logisch invertierten Wert des Eingangs aus
- Laut Marko Radosavljevic von Intel wurde der Inverter auf einem einzelnen Fin aufgebaut und würde bei maximaler Skalierung nur 50 % der Größe eines herkömmlichen CMOS-Inverters erreichen
- Um aus dem gestapelten Transistorpaar eine echte Inverter-Schaltung zu machen, ist Verdrahtung (Interconnect) nötig, und diese kann den Flächenvorteil teilweise wieder aufzehren
- Intel vereinfachte die Schaltung, indem der untere Transistor nicht von oben, sondern von der Siliziumunterseite aus kontaktiert wurde
- Dafür kommt die backside power delivery-Technik zum Einsatz, die Intel noch im selben Jahr einführen will
- Diese Technik ermöglicht Verdrahtung sowohl oberhalb als auch unterhalb der Siliziumoberfläche
- Der resultierende Contacted Poly Pitch des Inverters, also der CPP, lag bei 60 nm
- CPP ist ein Dichtemaß und entspricht dem minimalen Abstand von einem Transistorgate zum nächsten
- Bei aktuellen Chips im 5-nm-Knoten liegt der CPP bei etwa 50 nm
- Zur Verbesserung der elektrischen Eigenschaften wurde auch die Struktur angepasst
- Die Zahl der Nanosheets pro Bauteil wurde von 2 auf 3 erhöht
- Der Abstand zwischen den beiden Bauteilen wurde von 50 nm auf 30 nm reduziert
- Es wurde eine verbesserte Geometrie verwendet, die Teile der Bauteile verbindet
Samsung: kleinerer CPP und Isolationsprozess
- Samsung präsentierte mit 48 nm und 45 nm CPP kleinere Werte als Intels 60 nm, allerdings für Einzelbauteile und nicht für einen vollständigen Inverter
- Beim kleineren Samsung-CFET-Prototypen gab es leichte Leistungseinbußen, die laut Forschenden jedoch durch Optimierung des Fertigungsprozesses behoben werden könnten
- Eine zentrale Herausforderung für Samsung war die elektrische Isolation von Source und Drain in den gestapelten pFET- und nFET-Bauteilen
- Wenn die Isolation nicht ausreicht, entstehen Leckströme in dem Bauteil, das Samsung als 3D stacked FET beziehungsweise 3DSFET bezeichnet
- Samsung ersetzte einen nasschemischen Ätzschritt durch eine neue Form des Trockenätzens, was die Ausbeute funktionsfähiger Bauteile um 80 % steigerte
- Wie Intel kontaktiert auch Samsung zur Platzeinsparung die Unterseite der Bauteile von der Siliziumunterseite aus
- Allerdings verwendet Samsung pro Transistorpaar nur ein Nanosheet je Bauteil
- Intel nutzt drei Nanosheets pro Bauteil
- Die Samsung-Forschenden gehen davon aus, dass mehr Nanosheets die CFET-Leistung verbessern würden
TSMC: 48-nm-Pitch und Bildung der Isolationsschicht
- TSMC erreichte wie Samsung einen industriell relevanten 48-nm-Pitch
- Kennzeichnend für das TSMC-Bauteil ist die Art, wie die dielektrische Schicht zur Isolation zwischen oberem und unterem Bauteil gebildet wird
- Üblicherweise entstehen Nanosheets aus abwechselnd gestapelten Schichten aus Silizium und Silizium-Germanium
- In einem geeigneten Prozessschritt entfernt ein selektiver Ätzvorgang für Silizium-Germanium dieses Material
- Dabei werden die Silizium-Nanodrähte freigelegt
- TSMC verwendet für die Schicht, die die beiden Bauteile gegeneinander isoliert, SiGe mit ungewöhnlich hohem Germaniumanteil
- Diese Schicht kann schneller geätzt werden als andere SiGe-Schichten
- Dadurch lässt sich die Isolationsschicht einige Prozessschritte früher bilden, noch bevor die Silizium-Nanodrähte freigelegt werden
Offene Herausforderungen
- CFET zielt auf Flächenvorteile, indem die beiden Bauteile für CMOS-Logik übereinander integriert werden, doch in realen Schaltungen kann Verdrahtungsstau diesen Vorteil schmälern
- Die Ansätze von Intel, Samsung und TSMC befassen sich alle mit Fertigungsdetails wie Kontaktierung gestapelter Bauteile, Isolation, Anzahl der Nanosheets und Pitch-Reduktion
- Alle drei Unternehmen haben Erfolge auf Demonstrationsniveau gezeigt, doch CFET ist noch kein kommerzielles Produkt und eher der nächste Evolutionsschritt auf der Roadmap
- Da eine Kommerzialisierung erst in 7 bis 10 Jahren erwartet wird, gilt CFET nicht als unmittelbarer Ersatz für aktuelle Prozessumstellungen, sondern als langfristiger Kandidat für weiteres CMOS-Scaling
1 Kommentare
Meinungen auf Hacker News
Es ist spannend, diese Branche seit Langem als neugieriger Zuschauer zu verfolgen.
Jedes Mal, wenn Moores Gesetz scheinbar an eine Wand stößt, sieht der eine Experte das Ende nahe, ein anderer erklärt es für tot, weil der Preis pro Transistor bereits gestiegen ist, und wieder ein anderer sagt, wegen physikalischer Grenzen könne man nach X nm nicht mehr an Y herankommen.
Andererseits gibt es auch die Behauptung, Intel habe sich in den letzten zehn Jahren faktisch auf seinem Monopol ausgeruht und sei von TSMCs Fähigkeiten bei der Extrem-Ultraviolett-Lithografie kalt erwischt worden. Und Leute wie Jim Keller, die die tatsächliche Fertigung gut kennen, sagen, wir seien von fundamentalen Grenzen noch weit entfernt und könnten noch mindestens eine 1000-fache Verbesserung erwarten.
Es gibt wohl nur wenige Felder, die über Jahrzehnte hinweg konstant überwältigendes Wachstum liefern und deren Ausblick trotzdem so eine Achterbahnfahrt ist.
Deshalb muss immer mehr Silizium im „dunklen“ Zustand abgeschaltet sein und nur für seltene Beschleunigungsaufgaben genutzt werden. Außerdem gab es bei neueren Prozessen kaum Verbesserungen der SRAM-Zellgröße für Register Files und Caches.
Künftig werden Caches pro Kern relativ kleiner werden, und um das teilweise auszugleichen, könnte eDRAM on-die oder als separates Chiplet als langsamere L4-Ebene hinzukommen.
Es hieß: „Es ist zu teuer, alle zwei Jahre einen neuen Prozess aufrechtzuerhalten, also wird Node X nicht machbar sein.“ In der Smartphone-Ära nach dem iPhone wurden, Tablets eingerechnet, jedes Jahr rund 2 Milliarden zusätzliche Taschencomputer ausgeliefert; das war fünfmal so viel wie die optimistischste Prognose von 400 Millionen PCs pro Jahr im traditionellen PC-Modell.
Selbst ohne Server-, Netzwerk-, GPU- und AI-Märkte wurde der gesamte Total Addressable Market nach Transistorzahl sowie Umsatz und Gewinn mindestens zehnmal größer als frühere Prognosen. Dadurch konnte man von 22 nm auf 3 nm und weiter zu 2 nm und 1,4 nm gehen. Ich halte auch 1 nm im Jahr 2030 für möglich.
Umgekehrt waren die Kostenschätzungen für den jeweils nächsten Prozess, etwa 2 nm oder 1,4 nm, immer höher als die Realität. Im Management großer Projekte ist es besser, höher zu schätzen, um auf Fälle wie Intel 10 nm vorbereitet zu sein, aber TSMC hat jedes Mal sehr gut geliefert.
Daher entstehen auf beiden Seiten Prognoseabweichungen, und die „klaren Signale, dass der Fortschritt vorbei ist“ liegen immer wieder falsch.
Die Zahl „1000-fache Verbesserung“ macht weiter die Runde, aber Jim Keller verglich damals Intels 14-nm-Prozess, ungefähr nahe an TSMC N10, mit einer hypothetischen physikalischen Grenze. Bei 3 nm sind wir bereits mindestens um den Faktor 4 weiter, und je nach Messmethode könnte es bis 2030 auf weniger als das 100-Fache sinken.
Der AI-Trend könnte das bis etwa 2035 tragen, aber eine neue Produktkategorie wie das iPhone gibt es noch nicht. Auch Hyperscaler-Server sind bereits groß skaliert, sodass sich ihr Wachstum verlangsamt.
Letztlich müssen die Entwicklungskosten für führende Prozesse deutlich sinken. Persönlich setze ich Hoffnungen auf AI/Software, und es braucht außerdem Produkte, die den Total Addressable Market weiter vergrößern. Autonome Fahrzeuge könnten in den 2030ern endlich Realität werden, aber ich bin da ziemlich skeptisch.
Es mag ein paar Exklusivverträge geben, aber angesichts der Eigentümerstruktur dürfte das langfristig keine große Wirkung haben. Wenn man bereit ist, Geld in einen neuen Prozess zu stecken, bekommt man diese Technologie auch.
Software kann man auch als „Hobby“ ziemlich weit treiben, aber in diesem Bereich ist das überhaupt nicht so.
Es ist eine interessante Zeit. Der spannende Punkt hier ist meiner Meinung nach der Bauelement-Pitch von 48–50 nm.
Das heißt: Selbst wenn die Transistoren in der XY-Ebene klein sind, ist die Pitch-Breite viel größer als „5 nm“ oder „3 nm“. Wer Chipfertigung kennt, versteht das, aber wer nicht so tief drinsteckt, kann leicht fälschlich glauben, man könne Transistoren in 5-nm-Abständen zueinander platzieren.
Aus Dichtesicht dürfte die Gesamtzahl der Transistoren auf derselben Fläche ungefähr um 30–40 % steigen.
Wenn man sich Intels Inverter-Design ansieht, scheint man, sofern man bereit ist, die Tiefe zu verdoppeln, ziemlich dichte DRAM-Zellen bauen zu können. Ein Chiplet mit 8 GB ECC-DDR-Speicher könnte sowohl für Prozessoren als auch für High-End-FPGA-Strukturen nützlich sein.
In High-End-Systemen gibt es bereits gestapelte DRAM-Chiplets, aber bisher sieht man sie außerhalb von GPUs kaum; der MI300A ist eher die Ausnahme.
Eine allgemeine Frage zu Halbleitern: Warum liegt der Fokus so stark auf der Transistordichte statt auf den Produktionskosten, also der Rechenleistung pro Dollar?
CPUs sind nicht besonders groß. Die CPU in meinem Computer hat vom Volumen her vielleicht ein paar Esslöffel. Wenn die Rechenlogik also räumlich weiter verteilt wäre, wäre sie dann etwa wegen der Kommunikationsgeschwindigkeit weniger nützlich?
Wenn man sie aber regelmäßig nutzt, fressen die Stromkosten die Einsparungen gegenüber derselben Rechenleistung auf einer modernen Einzel-CPU irgendwann auf
Deshalb ist der beste Weg, den Wert bei Halbleitern zu maximieren, Skalierung zu ermöglichen.
Nur hört man davon in Massenmedien oder selbst in technischen Medien kaum. Die meisten Hersteller und Designer betrachten Leistung, Performance, Fläche und Kosten, also die PPAC-Kurve, und suchen den optimalen Designpunkt.
Beim Problem des räumlichen Verteilens ist die Produktionseinheit nicht der Wafer, sondern das Belichtungsfeld von ungefähr 25×35 mm. Praktisch ist es schwierig, deutlich darüber hinauszugehen; mit Field Stitching ist es bis zu einem gewissen Grad möglich, aber sehr teuer
Wenn man weniger dicht packt, kann man den Takt erhöhen, hat aber weniger Kerne pro mm².
AMD verfolgt beide Ansätze und will in Hybrid-CPUs dicht gepackte, langsamere Zen-4C-Kerne mit schnellen Zen-4-Kernen kombinieren, die auf maximale Frequenz boosten
Das gilt auch für kleine Chips, und Designs können oft mit ausgefallenen Komponenten umgehen, aber Defekte pro Chip möglichst zu minimieren ist besser
Vielleicht übersehe ich etwas, aber ist Wärme nicht das größere Problem?
Schon heute werden ziemlich starke Kühllösungen eingesetzt, um Wärme von der Oberfläche relativ dünner Chips abzuführen. Wenn Chips eher würfelförmig werden, wie kühlt man dann das Innere?
CPU-Dies sind darauf optimiert, von einer Seite gekühlt zu werden. Vielleicht ändern sich Sockel, Mainboards und Heatspreader irgendwann so, dass beide Seiten der CPU gekühlt werden.
Wahrscheinlich eher nicht. Mir fällt keine halbwegs realistische Lösung ein, die Pin-Anordnung und Heatspreader gemeinsam integriert
Bei Speicher hat der Übergang von 2D-MLC- und TLC-NAND zu gestapeltem 3D-TLC und noch schlimmerer Speicherung mit mehr Bits pro Zelle Interferenzen erzeugt, die die Lebensdauer des Speichers tatsächlich verringern.
Beim Lesen einer Zelle verändert die Spannung den Zustand benachbarter Zellen, und um diesen Zustand zu erhalten, muss zwangsläufig erneut geschrieben werden; dadurch verkürzt schon bloßes Lesen die Lebensdauer der Disk. Am Ende verkauft man im Grunde minderwertiges Zeug.
Soweit ich es ein wenig verstanden habe, ließe sich das lösen, indem man mehr Fläche nutzt, um die Leiterbahnen durch den vertikalen Stack weiter voneinander zu trennen. Dann hätte man eine ähnliche Fläche wie bei einem 2D-Design, aber mit höherer Komplexität.
Ich habe allerdings auch ein Paper[1] gelesen, das das Problem durch zusätzliche Latenz abmildern will, ohne es wirklich zu lösen.
Wenn ich nun von Prozessor-Stacking höre, frage ich mich, welche Unannehmlichkeiten Endnutzer bei Prozessoren aus solcher Technik erleben werden. Dinge wie Rechenzuverlässigkeit oder Schwachstellen.
Mit Schwachstellen meine ich reine Fantasie und Spekulation meinerseits; ich denke dabei an Prefetch-Probleme auf Transistorebene. Falls so etwas in Zukunft tatsächlich sichtbar wird, könnten Hersteller Korrekturen einbauen, etwa zufällig erhöhte Latenzen oder andere Maßnahmen, und sagen: „Beim Design wussten wir nicht, dass so etwas möglich ist“, während die Rechenleistung auf das Niveau von vor 10 Jahren zurückfällt.
Natürlich ist auch Rechenzuverlässigkeit ein Thema. Wird so etwas so verwaltet, dass diese Probleme vermieden werden? Falls nicht, hinterlasse ich diesen Kommentar für künftige Gerichtsverfahren.
[1] [2021] doi.org/10.1145/3445814.3446733 (use sci-hub)
[2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...
Genau solche Dinge beheben und umgehen Unternehmen wie Micron oder Samsung gut, wenn sie einen X-nm-Prozess für eine bestimmte Speichertechnik einführen und skalieren, und deshalb sind sie besser als Wettbewerber.
Intel, TSMC, GloFo usw. können, wenn sie wollen, alle neuesten EUV-Anlagen von ASML kaufen. Trotzdem ist TSMC bei Logikprozessen immer einen Node voraus, und bei Speicher gewinnen Micron und Samsung.
Das liegt daran, dass sie die Probleme und schwierigen Details gut ausarbeiten, die entstehen, wenn man ein bestimmtes Design näher an den Sub-nm-Bereich verkleinert. Andere Unternehmen können das nicht so einfach.
Wenn modernste Siliziumfertigung nur eine Frage der neuesten ASML-Anlagen wäre, hätte ASML diese Anlagen exklusiv behalten, sich vertikal integriert und modernste Chips selbst hergestellt, um sie nebenbei zu verkaufen
Du scheinst irgendeine willkürliche Qualität wie „ich will Billionen Mal neu schreiben können“ zu meinen, aber für 99,9 % der Anwendungsfälle ist das irrelevant.
Bei gleichem Preis halte ich ein 4-TB-Laufwerk, das 1000 Mal neu beschrieben werden kann, für viel besser als ein 256-GB-Laufwerk, das eine Million Mal neu beschrieben werden kann
Laut dem Terminator-Fandom-Wiki wurden CPUs hauptsächlich auf Computern mit fortgeschrittenen 3D-Programmierpaketen modelliert und entworfen, und Simulationstests konnten in Echtzeit oder mit beschleunigter Geschwindigkeit durchgeführt werden.
Das würfelförmige Gitter der Prototyp-CPU-Struktur deutet auf einen Hypercube hin, also einen Würfel in mehr als drei Dimensionen.
Im Computerdesign wird ein Hypercube als physische Verbindungsstruktur verwendet, um effektive Kommunikationsdistanz und Latenz zwischen Prozessoren zu minimieren, wenn die für die auszuführende Software nötige logische Verbindungsstruktur nicht im Voraus bekannt ist.
Das unterstützt die Fähigkeit eines Neural Net, zu lernen, sich anzupassen und neue logische Verbindungsstrukturen aufzubauen
Welche realistischen Ergebnisse kann man von dieser Technologie erwarten? Weiß das jemand?
CFET ist eine sehr realistische Technologie, die auf den Roadmaps aller führenden Fabs steht. Genau wie die aktuelle FinFET-Generation oder GAAFET in ein bis zwei Jahren macht sie im Kern dasselbe wie frühere Chiptechnologien, nur besser.
Wenn es weiterhin ein GAA-Kanal ist: Ist die Kanallänge dann dieselbe wie bei aktuellen 3-nm-Nodes?
Es ist zwar nicht Intel, Samsung oder TSMC, aber auch ein kleines Startup, www.thruchip.com, hat schon vor 10 Jahren 3D-Stacking gemacht.
https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
https://www.theregister.com/2014/02/21/thruchip_communicatio...
Ich frage mich, ob sich benachbarte Chips auf dieselbe Weise koppeln lassen. Schließlich könnte man argumentieren, dass 2.5D sogar wichtiger ist als Stacking.
Wie sieht es bei solchen Chips mit der Wärme aus? Warum schmilzt da nichts?
Backside Power Delivery ist auf der Stromversorgungsseite eine ziemlich wichtige Verbesserung und wirkt sich sowohl auf die Stromverteilung als auch auf die Kühlung aus.