Intel, Samsung, TSMC demonstrieren 3D-gestapelte Transistoren

Intel, Samsung, TSMC demonstrieren 3D-gestapelte Transistoren

• Auf der IEEE International Electron Devices Meeting in dieser Woche stellte TSMC einen CFET (Complementary FET) vor, der die für CMOS-Chips benötigte Logik stapelt.
• CFET ist der nächste Schritt auf der Roadmap von Moores Gesetz, und Intel, Samsung und TSMC haben alle demonstriert, dass sie diese Technologie herstellen können.

Meinung von GN⁺

• Dieser Artikel zeigt, dass die führenden Unternehmen der Halbleiterindustrie entlang von Moores Gesetz weiterhin technologische Fortschritte erzielen.
• CFET, eine 3D-gestapelte Transistortechnologie, hat das Potenzial, die Leistung und Effizienz von Chips zu verbessern, und ist daher eine interessante Nachricht für alle, die sich für technologische Entwicklungen interessieren.
• Es wird erwartet, dass solche technologischen Fortschritte zur Leistungssteigerung verschiedenster elektronischer Geräte wie Smartphones, Computer und Rechenzentren beitragen, was direkte Auswirkungen auf den Alltag haben könnte.

[GN⁺]

Hacker-News-Kommentare

• Es ist unterhaltsam, diese Branche über Jahre hinweg als neugieriger Beobachter zu verfolgen. Von Zeit zu Zeit stößt Moore’s Law an Hindernisse; einige Experten sehen darin ein klares Signal, dass das Ende erreicht ist, während andere behaupten, Moore’s Law sei bereits tot, weil die Kosten pro Transistor gestiegen sind. Wieder andere verweisen auf physikalische Grenzen und halten es unterhalb einer bestimmten Nanometergröße für unmöglich. Es gibt auch die Behauptung, Intel habe in den vergangenen zehn Jahren eine nahezu monopolartige Stellung genossen und sei träge geworden, nur um dann von TSMCs EUV-Technologie überrascht zu werden. Auf der anderen Seite sagen Leute wie Jim Keller, die tatsächlich wissen, „wie die Wurst gemacht wird“, mit Begeisterung, dass wir keiner großen fundamentalen Grenze auch nur nahe sind und in den kommenden Jahren mindestens eine 1000-fache Verbesserung erwarten können. Wie auch immer: Es ist wirklich spannend, ein Feld zu beobachten, das trotz dieser vorhersageartigen Achterbahn über Jahrzehnte hinweg kontinuierlich wächst.
• Einer der interessanten Punkte hier ist der „Device Pitch“ von 48–50 nm. Das bedeutet, dass die Transistoren in der XY-Ebene zwar klein sind, der Pitch aber deutlich größer ist als bei „5 nm“ oder „3 nm“. Leute, die mit Chipfertigung vertraut sind, wissen das, aber ohne tieferes Verständnis der Halbleiterfertigung missverstehen viele das oft so, als ließen sich Transistoren im Abstand von 5 nm anordnen. In Bezug auf die Dichte könnte die Gesamtzahl der Transistoren im gleichen Raum um etwa 30–40 % steigen. Wenn man sich das Intel-Inverter-Design ansieht, scheint es, als könne man sehr kompakte DRAM-Zellen bauen, wenn man bereit ist, die Tiefe zu verdoppeln. Ein Chiplet mit 8 GB ECC-DDR-Speicher wäre für ihre Prozessoren und fortschrittliche FPGA-Architekturen nützlich.
• Allgemeine Frage zu Halbleitern: Warum wird nicht stärker auf die Produktionskosten beziehungsweise Rechenleistung pro Dollar fokussiert als auf die Transistordichte? CPUs sind nicht besonders groß. Die CPU in meinem Computer hat vielleicht das Volumen von ein paar Löffeln. Wäre Rechenleistung also weniger nützlich, wenn sie räumlich verteilt ist, etwa wegen der Kommunikationsgeschwindigkeit?
• Vielleicht übersehe ich hier etwas, aber würden die thermischen Probleme dadurch nicht größer? Derzeit haben wir ziemlich leistungsfähige Kühllösungen, um Wärme von der Oberfläche relativ dünner Chips abzuführen. Wenn Chips dreidimensionaler werden, wie soll dann das Innere gekühlt werden?
• Beim Wechsel im Speicherbereich von 2D-MLC- und TLC-NAND zu 3D-TLC-Stacking (und den schrecklichen noch höheren Bitzahlen) wurden Störfaktoren eingeführt, die die Lebensdauer des Speichers tatsächlich verkürzen. Wenn Zellen gelesen werden, verändert die Spannung den Zustand benachbarter Zellen, sodass diese zwangsweise neu geschrieben werden müssen, um ihren Zustand zu erhalten; dadurch verkürzt bereits das Lesen von Daten die Lebensdauer des Laufwerks. Uns wird minderwertige Ware verkauft. Soweit ich das Problem ein wenig verstehe, ließe es sich lösen, indem man mehr Fläche beansprucht, um die Tracks zu trennen, die durch den vertikalen Stapel verlaufen. Das entspräche dann der Fläche eines 2D-Designs, allerdings mit größerer Komplexität. Ich habe zwar auch ein Paper[1] gelesen, das versucht, das Problem durch zusätzliche Latenz zu mildern, wenn auch nicht zu lösen. Deshalb frage ich mich nun, wenn ich diese Nachricht über Prozessoren lese, welche Unannehmlichkeiten Endnutzer durch mit dieser Technologie gefertigte Prozessoren erleben könnten — etwa bei Rechenzuverlässigkeit, Sicherheitslücken und Ähnlichem. Ich habe Schwachstellen im Sinne von Prefetch-Problemen auf Transistorebene erwähnt — rein meiner Vorstellung und Spekulation entspringend —, aber falls so etwas in Zukunft tatsächlich auftreten sollte, kann ich mir vorstellen, dass Hersteller Patches ausliefern, die willkürlich Latenzen erhöhen oder etwas Ähnliches einführen und damit die Rechenleistung auf das Niveau von vor zehn Jahren zurückwerfen. Und natürlich die Rechenzuverlässigkeit. Werden Maßnahmen ergriffen, um all das zu vermeiden? Wenn nicht, hinterlasse ich hiermit meinen Kommentar für die Gerichte der Zukunft.
• Wenn wir Chips horizontal nicht größer machen können, stapeln wir Transistoren eben vertikal. Es ist, als hätten wir Wolkenkratzer neu erfunden.
• Das kleine Startup thruchip.com hat 3D-Stacking schon vor 10 Jahren gemacht.
• Welche realen Auswirkungen können wir von dieser Technologie erwarten? Weiß das jemand?
• Wenn es weiterhin ein GAA-Channel ist, ist die Kanallänge dann dieselbe wie beim aktuellen 3-nm-Node?
• Erhöht das die GHz, oder nur die Anzahl der Kerne?