IBM stellt 0,7-nm-Chiptechnologie unterhalb von 1 nm vor
(newsroom.ibm.com)- Während sich die Halbleiterindustrie den physikalischen Grenzen des traditionellen Scalings nähert, hat IBM die weltweit erste Chiptechnologie unterhalb von 1 nm auf Basis eines 0,7-nm- bzw. 7-Ångström-Nodes vorgestellt
- Auf einem Chip von der Größe eines Fingernagels sollen rund 100 Milliarden Transistoren integriert werden – mit dem Ziel einer nahezu doppelt so hohen Dichte wie beim 2021 vorgestellten 2-nm-Chip von IBM
- Die zentrale Struktur, Nanostack, stapelt Transistoren vertikal und ordnet sie versetzt an, wodurch 3D-sequenzielle Integration und die Optimierung von Materialkombinationen je Schicht möglich werden
- Die veröffentlichten technischen Ergebnisse erwarten gegenüber IBMs 2-nm-Node bis zu 50 % höhere Leistung oder 70 % höhere Energieeffizienz; eine VLSI-2026-Studie bestätigte zudem 40 % SRAM-Scaling
- IBM sieht den frühesten Einsatzpunkt für Nanostack bei Nodes unterhalb von 1 nm und erwartet frühestens innerhalb der nächsten fünf Jahre einen Pfad zur Produktion sowie eine Roadmap für mindestens zehn weitere Jahre Halbleiter-Scaling
0,7-nm-Node und Integrationsdichte
- IBM hat am 25. Juni 2026 die weltweit erste Chiptechnologie unterhalb von 1 Nanometer vorgestellt; die neue Transistorarchitektur entspricht einem 0,7-nm- bzw. 7-Ångström-Node
- Der neue Chip enthält auf einer Fläche von der Größe eines Fingernagels nahezu 100 Milliarden Transistoren
- Das entspricht fast der doppelten Dichte des 2021 von IBM vorgestellten 2-nm-Chips
- Halbleiter sind eine Basistechnologie für Computing, Unterhaltungselektronik, Kommunikationsgeräte, Transportsysteme und kritische Infrastruktur
- Den veröffentlichten technischen Ergebnissen zufolge soll der neue Chip gegenüber Chips auf IBMs 2-nm-Node bis zu 50 % höhere Leistung oder 70 % höhere Energieeffizienz bieten
- Als Anwendungsfelder werden generative KI, Cloud-Infrastruktur und elektronische Geräte der nächsten Generation genannt
- Die Zahlen basieren auf den Ergebnissen von „NanoStack Transistor Architecture for CMOS 7A Node and Beyond“ auf der VLSI 2025
3D-Transistorstruktur Nanostack
- IBM-Forschende haben für den neuen Chip eine Transistorarchitektur namens Nanostack entwickelt
- Diese Struktur gilt als branchenweit erstes dreidimensionales nanosheet-basiertes Design
- Sie wird als Struktur vorgestellt, die über IBMs zuvor erfundene führende Architektur, die Nanosheet-Technologie, hinausgeht
- Transistoren werden vertikal gestapelt und versetzt angeordnet
- Durch 3D-sequenzielle Integration lassen sich mehr Transistoren auf einem Chip unterbringen
- Innerhalb jeder gestapelten Schicht können unterschiedliche Materialkombinationen verwendet werden
- Leistung und Energieeffizienz jedes Transistors können unabhängig optimiert werden
Experimentelle Validierung und SRAM-Scaling
- IBM erklärt, dass die Nanostack-Architektur physisch herstellbar ist und reale Berechnungen unterstützt
- Die experimentelle Validierung umfasst folgende Ergebnisse
- Ultrathin dielektrische Bonding-Strukturen in der CMOS-Integration
- Demonstration von Dual-Channel-Engineering-Funktionen
- Betrieb funktionaler CMOS-Inverter mit der erwarteten Schaltleistung
- Eine neue auf der VLSI 2026 vorgestellte Studie kommt zu dem Ergebnis, dass die Nanostack-Architektur 40 % Scaling bei SRAM bietet
- Dieses Ergebnis basiert auf „Area and Performance of Staggered-Channel Nanostack SRAM Bitcells“
- Es könnte zu effizienteren Chipdesigns führen und den Bedarf fortgeschrittener KI-Workloads an Daten mit hoher Bandbreite unterstützen
Scaling auf Ångström-Niveau und Roadmap
- IBM geht davon aus, dass sich Logiktechnologie durch die Nanostack-Struktur erstmals bis unter den 1-nm-Node skalieren lässt
- Dies wird als Fortschritt beim Scaling auf Ångström-Niveau bewertet, das sich der Größe einzelner Atome annähert
- Auch wenn Transistor-Nodes heute eher Generationen von Fertigungstechnologien bezeichnen als exakte physische Abmessungen, zeigt IBMs 0,7-nm-Technologie die Möglichkeit fortgesetzten Scalings
- IBMs Halbleiter-Roadmap sieht auf Basis der neuen Nanostack-Architektur mindestens zehn Jahre weiteres Scaling voraus
Forschungseinrichtungen, High-NA-EUV und Produktionsausblick
- IBM und seine Partner führten die Arbeiten in der führenden Halbleiterforschungseinrichtung in Albany im US-Bundesstaat New York durch
- In dieser Einrichtung soll künftig High-NA-EUV-Lithografie installiert werden
- Die von ASML entwickelte Technologie ermöglicht hochpräzisen Schaltungsdruck und unterstützt die Fertigung kleinerer, leistungsfähigerer Chips
- IBM, Lam Research, Tokyo Electron und SCREEN Semiconductor Solutions haben gemeinsam neue High-NA-EUV-Prozesse und -Werkzeuge entwickelt und bereits funktionsfähige Bauelemente hergestellt
- IBM hat kürzlich auch Pläne zur Gründung von Anderon, der weltweit ersten reinen Quanten-Foundry, bekannt gegeben
- Anderon soll als eigenständiges IBM-Unternehmen betrieben werden
- Ziel ist es, die Expertise von IBM in Quantencomputing und Halbleitern zu nutzen, damit die USA den Großteil der weltweiten Quanten-Wafer herstellen können
- IBM erwartet, dass der früheste Einsatzpunkt der Nanostack-Technologie bei Nodes unterhalb von 1 nm liegen wird, und sieht frühestens innerhalb der nächsten fünf Jahre einen Pfad in die Produktion
1 Kommentare
Hacker-News-Kommentare
Es wirkt wie die Fortsetzung der Tradition, mit Aussagen wie „Die Logiktechnologie kann erstmals unter den 1-nm-Knoten skaliert werden“ weiter physische Maßangaben zu behaupten, obwohl sie nichts mit der tatsächlichen Größe der Strukturen im Chip zu tun haben
Tatsächlich gezeigt wurde eine „nanostack architecture“ mit einer Merkmalgröße von etwa 5 nm, und IBM sagt im Grunde, dass dies einem hypothetischen echten Chip unter 1 nm entspreche
Die Leistung an sich ist beeindruckend, aber in der Branche scheint es etwas zu viele Marketer zu geben
Bei Silizium liegt die Gate-Länge eines FET grob irgendwo bei 10–15 nm als Untergrenze, und die aktuellen CMOS-Fertigungsprozesse haben diese Grenze noch nicht erreicht
Um kleinere Transistoren zu bauen, müsste man auf andere Halbleitermaterialien umsteigen
Die vertikale Dicke mehrerer Schichten kann einige nm oder unter 1 nm betragen, aber das ist für die Schaltungsdichte nicht direkt wichtig
Die sogenannte Knotengröße bezieht sich nicht auf vertikale Maße, sondern auf horizontale Maße, und vertikale Maße um 1 nm waren schon vor Jahrzehnten möglich, da sie von Wachstumsgeschwindigkeit und Zeit abhängen
Die Branche hätte schon vor Jahrzehnten aufhören sollen, von „Größe“ zu sprechen, und CMOS-Prozesse stattdessen etwa über Dichte ausdrücken sollen, zum Beispiel als Zahl der Logikgatter pro Quadratmillimeter
Aber wenn man echte Zahlen nennt, kann man schlechter behaupten, dass ein „1-nm“-Prozess besser sei als der „2-nm“-Prozess eines anderen Unternehmens, und das dürfte dem Marketing nicht gefallen
Es ist ein Dichtemaß, das sich mit dem 28-nm-Knoten von etwa 2010–2011 und den früheren planaren Transistoren vergleichen lässt, und ein „0,7-nm“-Knoten bedeutet, dass er dieselbe Transistordichte hat, als hätte man den Standardknoten planarer Transistoren auf 0,7 nm verkleinert
Leider funktioniert die Halbleiterbranche inzwischen eben so
Die tatsächliche Merkmalgröße liegt aber offenbar nicht in der Nähe von 1 nm; diese Dichte wird wohl durch eine 3D-Struktur mit Stapelung erreicht
Alle Aussagen muss man bis zu einem gewissen Grad mit Vorsicht betrachten
Um das klarzustellen: Das bedeutet nicht, dass irgendein Teil des Dies tatsächlich 0,7 nm groß ist
Es bedeutet eher ungefähr die doppelte Dichte gegenüber der vorherigen Knotengeneration, und die Branche hat sich offenbar entschieden, weiterhin von „Nanometern“ zu sprechen, obwohl tatsächliche Transistorgröße und Knotenname schon seit Jahren entkoppelt sind
Gen Alpha wurde danach geboren, und darum herum überschneiden sich auch Teile von Gen Z und Gen Beta
Zur Einordnung: Es gibt einen mehr als 7.000 Wörter langen, tiefgehenden Artikel zu dieser Technik
https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...
Man sollte im Kopf behalten, dass IBM 1,5 Milliarden Dollar bezahlt hat, damit GlobalFoundries die eigenen Fabs und den Bereich Design Services übernimmt
GF hat also nicht IBM bezahlt, sondern IBM hat GF dafür bezahlt, die Fabs zu übernehmen
https://www.reuters.com/article/technology/ibm-to-pay-global...
Jetzt muss man sehen, wie es sich entwickelt
Am erstaunlichsten ist für mich, dass IBM irgendwie immer noch ein Siliziumlabor hat
Ich dachte, das Unternehmen sei inzwischen praktisch eine Beratungsfirma
Zumindest ein Teil davon dürfte dem „Trusted Foundry“-Zweck dienen, also einer inländischen Chipfertigungsbasis in den USA für militärische Anwendungen
Laut einem Bericht der NYT betreibt IBM ein F&E-Labor und lizenziert die dort entwickelte Technologie an Unternehmen, die tatsächlich Chips herstellen
Es ist eine der größten industriellen Forschungsorganisationen der Welt und betreibt mehr Hard-Science-Forschung als fast jedes andere Unternehmen
Auf einem der Bilder steht „15 Reihen Siliziumatome“
Gibt es eine Grenze dafür, wie klein es werden kann? Ist ein Atom das Ende?
Hat auch Moores Gesetz physikalische oder molekulare Grenzen?
Eigentlich schon seit geraumer Zeit
Wenn man das Gate eines Transistors klein und dünn genug macht, beginnen Quanteneffekte zu dominieren
Elektronen tunneln dann zufällig in das Gate hinein und wieder heraus, sodass der Transistor auch dann leitet, wenn er nicht leiten sollte
Ich erinnere mich nicht an die genaue Zahl, aber es geht um Größenordnungen von wenigen Atomen Breite
Soweit wir wissen, gibt es auch keinen wirklichen Weg, das zu vermeiden
Auf dieser Skala sind Elektronen keine einfachen physikalischen Objekte mehr, die man einfach aus einem bestimmten Raumvolumen ausschließen könnte
Die Elektronen-Wellenfunktion kann innerhalb der Wahrscheinlichkeitswolke des Elektrons an den gewünschten Stellen auftauchen, und um sie zu blockieren, muss der Isolationsübergang dicker sein als diese Wahrscheinlichkeitswolke
https://en.wikipedia.org/wiki/Landauer%27s_principle
Einzelne Atome gelegentlich als Rechenelemente zu verwenden, ist allerdings zumindest einigermaßen plausibel
Und darüber hinaus ein Quark-Gluon-Plasma als Prozessor zu konstruieren? So eine Star-Trek-Folge würde ich gern sehen
Man kann sich so etwas ausmalen, aber bis wir dieses Niveau erreichen, ist der Abstand ungefähr so groß wie zwischen einem in der Höhle mit Steinen klopfenden Affen und dem Bau eines iPhone
Wie lässt sich so eine 3D-Struktur im Hinblick auf die Ausbeute skalieren?
Naiv betrachtet würde man denken, dass zusätzliche vertikale Schichten die Ausbeute exponentiell beeinflussen; ich frage mich, ob das in naher Zukunft kommerziell machbar sein wird.
Wie will IBM das kommerzialisieren?
Durch Lizenzierung an Fabs?
IBM macht so etwas seit Jahren über Technologietransfer, Lizenzverträge, Support und andere Wege.
Rapidus, Samsung, GlobalFoundries, ST, SMIC und AMD haben zu verschiedenen Zeitpunkten bei verschiedenen Nodes und Produkten Ergebnisse aus der IBM-Forschung und -Entwicklung genutzt.
Das Ökosystem für modernste Halbleiter wirkt wie ein riesiger, miteinander verflochtener Klumpen, und IBM sitzt tief darin.
Wenn du ASML-Anlagen kaufst, um mit diesem Prozess Produkte herzustellen, wirst du am Ende IBM für das Wissen und die Unterstützung bezahlen, die nötig sind, damit das Ganze tatsächlich läuft, oder einen Teil der Erlöse abgeben oder je nach Situation irgendeinen passenden Deal machen.
Es ist auch für IBM besser, wenn die gesamte Branche die angrenzenden Technologien weiterentwickeln kann.
Wenn zum Beispiel mehrere Prozesstechnologie-Unternehmen kosteneffizienter produzieren können, hilft das auch IBM.
Also per Lizenzierung oder über Klagen.
Man hört ständig, dass IBM solche großartigen Chips entwickelt, aber man sieht kaum irgendwo IBM-Chips im Einsatz.
Was machen sie damit eigentlich?
Zum Beispiel läuft das gesamte Bestandsverwaltungssystem von Costco auf IBM i, also auf POWER.
Man kann überall in den Filialen klassische Terminalbildschirme sehen.
Banken nutzen z und i ebenfalls extrem viel.
Diese Systeme stehen fast immer im Rechenzentrum, daher bekommt man sie nicht direkt zu Gesicht, aber nur weil zwischen UI und dem eigentlichen Aufzeichnungssystem etwa 50 Microservices hängen, heißt das nicht, dass man nicht sehr wohl mit ihnen interagiert.
Danach hatte ich mit dieser Art von Ausrüstung nichts mehr zu tun, daher kenne ich den aktuellen Stand nicht.
Es gibt zwei große Probleme.
So wirken viele Unternehmen.
Nur weil etwas außerhalb des eigenen Fachgebiets liegt, ist es nicht automatisch Unsinn.