Überraschende Erkenntnisse aus einem CT-Scan im Inneren des keramischen Gehäuses des 386-Prozessors

• Der Intel 386-Prozessor wurde 1985 als erster 32-Bit-x86-Chip eingeführt
• Laut 3D-CT-Scan-Ergebnissen von Lumafield sind im Inneren des keramischen Gehäuses sechs komplexe Verdrahtungsebenen sowie nahezu unsichtbare seitliche Metallkontaktleitungen verborgen
• Eine duale Stromversorgung für I/O- und Logikschaltungen erhöht die Stabilität des Chips
• Kleine seitliche Drähte, die mit der Außenseite verbunden sind, werden für den Gold-Elektroplattierungsprozess der einzelnen Pins genutzt
• Die Komplexität des 386-Pakets gilt als erheblicher technologischer Fortschritt, selbst im Vergleich zu aktuellen Prozessorgehäusen

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Analyse der internen Struktur des keramischen Gehäuses des 386-Prozessors

Vorstellung des 386-Prozessors und äußeres Erscheinungsbild

• Der 1985 von Intel eingeführte 386-Prozessor war der erste 32-Bit-Chip der x86-Familie
• Der Chip sitzt in einem quadratischen Keramikgehäuse mit 132 goldbeschichteten Pins, die auf der Unterseite herausragen
• Obwohl die äußere Ansicht einfach wirkt, besitzt der Innenaufbau eine überraschend komplexe Struktur

Interne Strukturen durch CT-Scan aufgedeckt

• Durch einen 3D-CT-Scan von Lumafield wurde bestätigt, dass sich sechs komplexe Leitungs-Ebenen im Inneren des keramischen Gehäuses befinden
• Unauffällige Metalldrähte sind fast unsichtbar im Inneren an der Gehäuseseite verborgen
• Intern ist ein separates Spannungs- und Masse-Netzwerk für I/O und die CPU-Logikschaltung aufgebaut

Keramikgehäuse, Pads und Verdrahtung

• Beim 386-Paket sind um den Die zwei Ebenen (2-tier) metallischer Kontaktierungen angeordnet
• Der Durchmesser der Bond-Wires beträgt etwa 35 μm und ist damit dünner als ein menschliches Haar
• Über Bond-Wires werden Signal und Versorgung schichtartig zwischen Die-Pad-Pin-Mainboard verbunden
• Das Innere ähnelt dem Aufbau einer sechslagigen gedruckten Leiterplatte aus Keramik

Keramikfertigung und Elektrodenstruktur

• Die Fertigung beginnt mit flexiblen Keramik-Grünfolien (mit Binder-Mischung), gefolgt von der Durchdringung mit Vias und dem Formen der Leitungen
• Mehrere Lagen werden laminiert und anschließend bei hoher Temperatur gesintert, um eine stabile Struktur zu erzeugen
• Nach der Goldbeschichtung von Pins und internen Kontaktstellen werden der Die über Gold-Bond-Wires angebunden und anschließend ein Metallkappen-Teil verlötet
• Nach Test und Beschriftung geht das Paket in die Auslieferung

Aufbau der Leitungs-Ebenen (Signal- und Versorgungsnetz)

• Signal-Layer: Metalltrassen verbinden die Shelf-Pads des Gehäuses mit den Pins; der Die wird über Bond-Wires angebunden
• Versorgungs-Layer: Besteht aus einer einzigen Leitfähigkeitsebene mit vielen Via-Holes und Pin-Vias
• Zwischen Versorgungs- und Signal-Layer existieren verschiedene Via-Verbindungen, die eine hierarchische Schichtschnittstelle für die Verdrahtung bilden

Seitliche Drähte für die Galvanisierung (Electroplating Contacts)

• Zur Goldbeschichtung werden in der Fertigung alle Pins zu Kathoden gemacht, indem jeder Pin über einen kleinen Draht, der bis zur Gehäuseseite führt, einzeln verbunden wird
• Diese Drähte sind an den Gehäusekanten nur noch schwer zu erkennen; dank CT-Scan lässt sich die interne Anschlussstruktur jedoch visuell nachvollziehen

Redundanz im Versorgungsnetz

• Bei der 386 sind 20 Pins (Vcc) und 21 Pins (Vss) jeweils mit +5V bzw. Masse verbunden
• Durch die Trennung von Versorgung und Masse von I/O und Logikschaltung wird verhindert, dass Spannungsänderungen bei I/O-Operationen in die Logik einkoppeln
• Auf dem Mainboard wird die gleiche Versorgung verwendet, doch Entkopplungskondensatoren dämpfen Spannungsspitzen und sichern die Stabilität der Logik

Verwendung von No Connect (NC)-Pins

• Das 386-Gehäuse besitzt acht NC-Pins (Not Connected)
• Der Die enthält Anschluss-Pads, zu einigen davon führen jedoch tatsächlich keine Bond-Wires
• Einige dieser NC-Pads können beim Testen genutzt werden, um auf interne Signale zuzugreifen
• Ein NC-Pin ist tatsächlich verdrahtet, wodurch über diesen Pin möglicherweise eine außergewöhnliche Signalinformation beobachtet werden kann

Pin-Mapping der Pads auf dem Die

• Im Gegensatz zu klassischen DIP-Gehäusen ist das Pin-Pad-Mapping bei der PGA-Struktur schwer eindeutig zu bestimmen
• Durch die Analyse der CT-Daten konnten Verbindungen zwischen jedem Die-Pad und den externen Pins nachverfolgt werden
• Diese Informationen waren bislang kaum öffentlich verfügbar

Geschichte und Wandel des Intel-Packaging

• Frühe Intel-Prozessoren waren durch die Pinanzahl und kompakte Gehäuse in Leistung und Ausbauten begrenzt
• Ab dem 386-Design wurden mit dem 132-Pin-Keramikgehäuse Skalierbarkeit, Leistung und Thermik deutlich verbessert
• Als die Keramikgehäuse jedoch teurer wurden als die Dielinie, wurde eine kostengünstige, massenfertigungsfreundliche Kunststoffversion (PQFP) eingeführt
• Moderne Prozessoren verwenden bis zu 2049 Lötbälle (BGA) oder 7529 Kontakte (LGA), also deutlich mehr Verbindungen

Fazit

• Das 386-Gehäuse wirkt äußerlich schlicht, nutzt aber anspruchsvolle Techniken wie elektrochemisch beschichtete Kontakte, sechslagige Verdrahtung und eine doppelte Versorgungstopologie
• In aktuellen Prozessorpaketen existieren noch deutlich mehr verborgene Strukturen und technische Details, die nicht offen kommuniziert werden

[GN⁺]

Hacker News Kommentar

• Das bringt mir viele alte Erinnerungen. Ich habe schon einmal mit CAD, FEA und experimentellen Tests die thermomechanische Ermüdungscharakteristik von Packages analysiert und dabei festgestellt, dass es in den meisten Fällen kein großes Problem ist. Trotzdem würde ich nicht empfehlen, einen alten PC im Museum täglich ein- und auszuschalten.

  • Ich habe keine Ahnung, wie in der VLSI-Entwicklung Lebensdauer-/Zuverlässigkeitstests durchgeführt werden; ich frage mich, wie die experimentellen Tests abliefen. Wie wurden zum Beispiel Proben beim Xeon (Jayhawk) aus der Pentium-5-Ära hergestellt, und wie hat Intel die Hitzeproblematik erkannt?
  • Mir kommt es so vor, dass es im Museumsbetrieb kostengünstiger wäre, statt den kompletten PC 24/7 laufen zu lassen, die Chipoberfläche über ein temperaturgeregeltes Heizelement warm zu halten, statt einen Kühler einzusetzen.

• Ich habe diesen Beitrag aus Neugier auf CT-Scanning geschrieben :-)

  • Das ist keine CT-Scanning-Frage, sondern eine Frage zum Chip selbst. Die Bond-Wires wirken so, als wären sie der Luft ausgesetzt, und ich frage mich, ob sie sich bei einem Sturz bewegen und dadurch einen Kurzschluss verursachen könnten. Danke für die Frage.
  • Ich frage wirklich aus Interesse, aber in meiner Region in Russland ist die Website nicht erreichbar. Ich frage mich, ob der Zugriff blockiert ist oder ob es ein Problem meines ISPs ist. Jemand behindert offenbar meine Beschäftigung mit Intels Legacy-CPUs, und ich habe große Wertschätzung für die Arbeit.
  • Ich studiere Medizin und beschäftige mich mit CT. Welche kVp/mAs-Werte wurden verwendet, und wie vermeidet man häufig auftretende Artefakte in der medizinischen CT?
  • Ich frage mich, ob die scheinbar verbundenen Pins absichtlich getrennt wurden, also ob sie zunächst in der Fertigung verbunden waren und dann durch ein bestimmtes Signal aufgetrennt wurden.
  • Ich frage mich, ob die CPU dabei zerstört wurde oder ob diese Probe wieder zusammengebaut wurde.

• kens - wahrscheinlich wurde das Pin-Layout so festgelegt, um das Leiterbahnrouting auf dem Mainboard zu vereinfachen; ich frage mich, ob das wirklich der Fall war.

• Schön, dass jemand Informationen zum Hybrid-Packaging geteilt hat. Solche allgemeingültigen Hintergrundinformationen helfen neuen Ingenieuren enorm. Diese Verdrahtung ist weniger komplex als frühere Militärhybride; obwohl es sechs Layer gibt, ist nur ein Monolith vorhanden.

• Ich war Ende der 1980er (ca. 1989) auf einer Computermesse, und mein Vater kaufte mir einen PC mit 386 DX 25MHz, 4 MB RAM und 40 MB Festplatte, was im Vergleich zu meinem damals genutzten Tandy 286 mit 16 MHz ein enormer Sprung war. 25MHz war damals schon ein etwas bekanntes Modell, ein 33MHz-Modell war wirklich der große Hit, aber ziemlich teuer. Die Computermesse war eine tolle Erfahrung.

  • Auch für 1989 war das noch eine richtig schnelle Konfiguration. Anfang der 1990er Jahre habe ich zuerst ein Gateway mit 50MHz und 8MB RAM gesehen; allein mit MS Paint und MS Word haben mein Bruder und ich zusammen noch spielerisch Gespräche geführt und gezeichnet, und durch MS-DOS und QBasic bin ich schließlich dazugekommen, hier bei Hacker News zu kommentieren.
  • Mein erster PC war der 386DX40, den mein Vater mir 1991 besorgte; dieser PC und der Spectrum +3, den er ein Jahr früher gekauft hat, sind beides wunderbare Erinnerungen.

• Die Anekdote über die alte Verweigerung, mehr als 16 Pins zu verwenden, und die damalige Fixierung auf genau 16 Pins ist wirklich eindrucksvoll. Spannend ist auch, dass selbst erfolgreiche Firmen nicht von Anfang an immer die richtige Entscheidung getroffen haben; erst scheinbar absurde, teils schädliche Annahmen hielten sich, bis sich schließlich die rationalere Lösung durchsetzte.

  • Man sollte dabei auch bedenken, dass Packaging in den USA damals wirklich teuer war. Ich erinnere mich an eine Episode aus einem Asianometry-Video, in der ein japanischer Unternehmer in den 1970ern in Texas erlebte, dass Leadframes dort sehr teuer waren, und dann in Japan günstig produzierte und ins Ausland exportierte. Leider finde ich diese konkrete Episode im Moment nicht wieder.

• Das CT-Bild der „Signals“-Layer-2 hätte als Hintergrund beim „Intel Inside“-Logo sicher die Ästhetik dieser Zeit noch besser eingefangen; bei solchen Arbeiten von kens ist es genial, wenn man beim Aufdröseln abstrakter Fragen zufällig eine schöne Struktur entdeckt. Danke für die Arbeit.

• Dieses alte Keramik-Package ist meiner Meinung nach die Krönung der Chip-Design-Ästhetik.

• Beim 386 sind von acht als „NC" (No Connect) gekennzeichneten Pins erstaunliche sieben vom Cyrix 486DLC genutzt worden
  A20M#(F13): Erlaubt bei Mainboard-Unterstützung das Caching des gesamten RAM im L1, ohne die ersten 64 KB auszunehmen.
  FLUSH#(E13): Wird verwendet, um das L1 ohne den Flush-Hack zu leeren, sofern das Mainboard das unterstützt; früher wirkte dieser Hack (BARB-Modus) clever, aber da alle über Sound Blaster per DMA arbeiteten, wurde der Cache im Spiel ständig invalidiert.
  RPLSET(C6), RPLVAl(C7): Für das Debugging des L1-Cache-Status.
  SUSP#(A4), SUSPA#(B4): Unterstützt Suspend, wird per INT/NMI geweckt, gut für Notebooks.
  Erstaunlicherweise ist einer der No Connect-Pins (B12) tatsächlich mit einer Bond Wire bestückt, und Cyrix verwendet diesen Pin als KEN#-Eingang zur L1-Cache-Aktivierung. Der einzige NC-Pin in Intels CPUs ist tatsächlich ein Ausgang, den Cyrix so ausgelegt hat, dass er für die Cache-Aktivierung auf Low gezogen wird.

• Ich frage mich, wo die Adresspins A0 und A1 sind.

  • Der 386 ist ein 32-Bit-Prozessor und adressiert 32-Bit-Wörter, daher sind die Adressbits A0 und A1 nicht nötig. Stattdessen geben die vier Byte-Enable-Pins (BE0#~BE3#) an, welches Byte übertragen wird, wenn ein Byte oder 16-Bit-Wort gelesen wird. Dieses Schema ist jedoch nicht besonders elegant: Wenn die unteren 16 Bit des Datenbusses nicht genutzt werden, werden die oberen 16 Bit auf die unteren 16 gespiegelt, sodass der 16-Bit-Bus effizienter genutzt werden kann.